蜂窩電話和數碼相機的迅速普及以及它們對小型半導體封裝尺寸的要求使得系統級封裝(SiP)解決方案變得越來越流行。但SiP的優勢不僅僅在尺寸方面。因為每個功能芯片都可以單獨開發，而系統級芯片(SoC)必須作為大型的單芯片設計來開發，因此SiP具有比SoC更快的開發速度和更低的開發成本。

早在2001年，SiP解決方案就建立在了功能芯片的基礎上，這些功能芯片針對單芯片封裝經過驗證、設計和嘗試。但由于這些功能芯片原本是為芯片級封裝而設計，這樣的解決方案在SiP開發中會產生嚴重的問題。因為當兩個芯片進行堆疊時，它們的焊點經常無法對齊。有時對應的焊點會位于這兩個芯片相對的兩側，此時需要通過插入器進行信號布線。

通過多層封裝插入器完成的信號連接有很大的缺陷。由于走線長度的增加，信號完整性會降低。另外，封裝插入器的成本也很高。為了克服這些缺點，設計工程師開發出了焊點位置適合更短走線連接的SiP芯片。例如，存儲器接口焊點放在邏輯芯片的上側和下側，連接到外部引腳的信號焊點放在左右兩側。如果存儲器芯片是長方形的，可以將焊點移到長度較短的兩條邊上。然后就可以沿一個方向將邏輯芯片和存儲器芯片堆疊起來，將存儲器芯片的短邊連接到具有存儲器接口焊點的邏輯芯片的上下兩側。

另外，當需要整合用不同晶圓工藝和不同代的加工工藝生產出來的芯片時，廣泛使用相鄰SiP封裝技術。例如，在汽車應用中的相鄰SiP就可能包含了采用邏輯晶圓制造工藝生產的信號處理器和采用模擬晶圓制造工藝生產的實際驅動器芯片。在這種情況下，可以用新一代晶圓工藝改善信號處理器的性能和成本，而驅動器芯片仍保持使用穩定的晶圓工藝，因為它需要長期工作在12V電壓下。由于新一代工藝不能處理更高的電壓，這時SiP就成了這種芯片組合的最佳候選方法。

同時提供模擬和數字功能的封裝解決方案還會引起另外一個問題。如果模擬芯片包含信號輸入接收器或輸出驅動器功能，那么信號、幅度和極性首先要受數字芯片控制，然后通過模擬芯片。這種組合通常是一種串行連接，通常模擬芯片尺寸要小于數字芯片。如果這些整合使用堆疊式芯片結構，那么模擬芯片應放在數字芯片上面。

信號會從數字芯片焊點出來，通過與封裝插入器相連接的信號線經過模擬芯片，這樣信號就可以在模擬和數字芯片間傳輸。此時相鄰SiP是更好的選擇。

芯片疊加技術

相鄰SiP解決方案看起來很象以前的微型多芯片模塊，但原始單芯片性能的提高要求增加子芯片。SiP中芯片堆疊的想法最初來自于縮小整體封裝尺寸的要求。可以將數碼相機當作近來同時要求高性能和小尺寸的典型應用例子。目前流行的數碼相機通常具有500萬像素傳感器，但幾年前典型的傳感器只有100萬像素，也即這幾年來要求的性能提高了五倍，同時要求降低所需功耗，確保目前數字相機有更長的電池壽命。為了滿足這些看似矛盾的要求，許多公司開發出了芯片疊加(CoC)技術。采用這種技術后，在邏輯和存儲器芯片之間不再采用金線連接，而是采用凸塊連接方式。

由于邏輯芯片和存儲器之間沒有金線連接，因此信號數據傳輸速度能夠變得更快。CoC方法也能降低功耗，并具有專用I/O緩沖。一般的雙倍數據速率存儲器總線上每個信號管腳焊點要求2.5V信號擺幅、50mA最大電流和125mW最大功率。當使用專用I/O緩沖時，與傳統130nm供電電壓相同的1.2V信號擺幅將成為合適的選擇。

由于I/O緩沖負載只是點到點連接，因此可能只使用十分之一的電流。最終，工作頻率可以提高五倍，電壓降低一半，電流降到十分之一，功耗只有四分之一。另外一個額外好處是芯片尺寸將變得更小。

隨著用于邏輯芯片的新一代晶圓工藝的發展以及對更多存儲容量需求的增長，存儲器芯片尺寸看起來將超過邏輯芯片尺寸。這意味著將沒有裸露的焊點區域可以用來建立外部管腳用的連接。超先進電子技術協會(ASAET)定義的三維通孔堆疊結構可以解決這個問題。由于采用這種技術后會使邏輯芯片和堆疊存儲器芯片在三維通孔基底中建立很短的連接路徑，因此即使小型邏輯芯片也能夠在不降低信號完整性的前提下處理很大的存儲容量。

這一領域的開發工作才剛剛展開，新方法和新技術層出不窮。例如，設計師可以選擇與存儲器芯片一樣大小的邏輯芯片，并使用三維通孔基底將它與存儲器芯片堆疊在一起。通過這樣重復邏輯芯片和堆疊存儲器芯片結構，設計師最終可以創建一個具有"巨大存儲容量"的SiP。

SiP解決方案有多種形式，包括旨在縮小外形尺寸的堆疊式芯片結構，適合I/O端接功能芯片的相鄰解決方案，適合低功耗高頻率工作的CoC以及用于大容量存儲器的三維通孔堆疊式結構。

過去，SiP的主要優勢在于很短的開發交付時間，但最近的可行性研究表明，SiP還能提供與SoC相似的性能。另外，SiP允許不同晶圓工藝的芯片存在于同一解決方案中，因此使得SiP不僅只是一種封裝，而且是一個真正的系統。

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