軟件介紹

Modelsim特別版是一款由Mentor公司開發(fā)的HDL語言仿真軟件，它的主要作用就是為用戶提供友好的仿真環(huán)境。我們可以通過使用Modelsim漢化版里的仿真器來完成HDL語言的仿真編譯工作，并且這款軟件同時(shí)擁有SE、PE、LE和OEM等多種版本，讓用戶們可以自由挑選。

Modelsim特別版軟件簡(jiǎn)介

Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

軟件特色

· RTL和門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；

· 單內(nèi)核VHDL和Verilog混合仿真；

· 源代碼模版和助手，項(xiàng)目管理；

· 集成了性能分析、波形比較、代碼覆蓋、數(shù)據(jù)流ChaseX、Signal Spy、虛擬對(duì)象Virtual Object、Memory窗口、Assertion窗口、源碼窗口顯示信號(hào)值、信號(hào)條件斷點(diǎn)等眾多調(diào)試功能；

· C和Tcl/Tk接口，C調(diào)試；

· 對(duì)SystemC的直接支持，和HDL任意混合；

· 支持SystemVerilog的設(shè)計(jì)功能；

· 對(duì)系統(tǒng)級(jí)描述語言的最全面支持，SystemVerilog，SystemC，PSL；

· ASIC Sign off。

· 可以單獨(dú)或同時(shí)進(jìn)行行為（behavioral）、RTL級(jí)、和門級(jí)（gate-level）的代碼。

Modelsim特別版功能介紹

1、高級(jí)代碼覆蓋率

ModelSim的高級(jí)代碼覆蓋功能和易用性降低了利用這一寶貴驗(yàn)證資源的障礙。

ModelSim高級(jí)代碼覆蓋功能為系統(tǒng)驗(yàn)證提供了有價(jià)值的指標(biāo)。 所有覆蓋信息都存儲(chǔ)在統(tǒng)一覆蓋數(shù)據(jù)庫（UCDB）中，該數(shù)據(jù)庫用于收集和管理高效數(shù)據(jù)庫中的所有覆蓋信息。 可以使用分析代碼覆蓋率數(shù)據(jù)的覆蓋率實(shí)用程序，例如合并和測(cè)試排名。 覆蓋結(jié)果可以交互式查看，模擬后或多次模擬運(yùn)行合并后查看。 代碼覆蓋度量可以按實(shí)例或設(shè)計(jì)單位報(bào)告，從而提供管理覆蓋數(shù)據(jù)的靈活性。

支持的覆蓋類型包括：

聲明報(bào)道

運(yùn)行期間執(zhí)行的語句數(shù)

分行報(bào)道

影響HDL執(zhí)行控制流的表達(dá)式和case語句

條件覆蓋

將分支上的條件分解為使結(jié)果為true或false的元素

表達(dá)范圍

與條件覆蓋相同，但涵蓋并發(fā)信號(hào)分配而不是分支決策

重點(diǎn)關(guān)注表達(dá)

以確定覆蓋結(jié)果的表達(dá)式的每個(gè)獨(dú)立輸入的方式呈現(xiàn)表達(dá)覆蓋率數(shù)據(jù)

增強(qiáng)的切換覆蓋范圍

在默認(rèn)模式下，計(jì)數(shù)從低到高和從高到低的轉(zhuǎn)換;在擴(kuò)展模式下，計(jì)算與X的轉(zhuǎn)換

有限狀態(tài)機(jī)覆蓋

州和州的過渡覆蓋范圍

2、混合HDL仿真

ModelSim將仿真性能和容量與模擬多個(gè)模塊和系統(tǒng)以及實(shí)現(xiàn)ASIC門級(jí)別簽核所需的代碼覆蓋和調(diào)試功能相結(jié)合。 全面支持Verilog，SystemVerilog for Design，VHDL和SystemC為單語言和多語言設(shè)計(jì)驗(yàn)證環(huán)境提供了堅(jiān)實(shí)的基礎(chǔ)。 ModelSim易于使用且統(tǒng)一的調(diào)試和仿真環(huán)境為當(dāng)今的FPGA設(shè)計(jì)人員提供了他們不斷增長(zhǎng)的高級(jí)功能以及使他們的工作高效的環(huán)境。

3、有效的調(diào)試環(huán)境

ModelSim調(diào)試環(huán)境為Verilog，VHDL和SystemC提供了廣泛的直觀功能，使其成為ASIC和FPGA設(shè)計(jì)的首選。

ModelSim通過智能設(shè)計(jì)的調(diào)試環(huán)境簡(jiǎn)化了發(fā)現(xiàn)設(shè)計(jì)缺陷的過程。 ModelSim調(diào)試環(huán)境有效地顯示設(shè)計(jì)數(shù)據(jù)，以便分析和調(diào)試所有語言。

ModelSim允許在保存結(jié)果的仿真后以及實(shí)時(shí)仿真運(yùn)行期間使用許多調(diào)試和分析功能。例如，coverage查看器使用代碼覆蓋率結(jié)果分析和注釋源代碼，包括FSM狀態(tài)和轉(zhuǎn)換，語句，表達(dá)式，分支和切換覆蓋率。

信號(hào)值可以在源窗口中注釋并在波形查看器中查看，從而簡(jiǎn)化了對(duì)象及其聲明之間以及訪問文件之間的超鏈接導(dǎo)航的調(diào)試導(dǎo)航。

可以在列表和波形窗口中分析競(jìng)爭(zhēng)條件，增量和事件活動(dòng)。可以輕松定義用戶定義的枚舉值，以便更快地了解模擬結(jié)果。為了提高調(diào)試效率，ModelSim還具有圖形和文本數(shù)據(jù)流功能。

ModelSim與Mentor的旗艦?zāi)�擬器Questa?共享一個(gè)共同的前端和用戶界面。這使客戶可以輕松升級(jí)到Questa，因?yàn)樗麄冃枰�更高的性能并支持高�?jí)驗(yàn)證功能。

Modelsim特別版安裝步驟

1、下載解壓，得到modelsim se 2019.2 64位原程序和patch特別文件夾；

2、首先雙擊文件“modelsim-win64-2019.2-se.exe”安裝軟件，按默認(rèn)路徑安裝即可；

3、注意：這一步不要安裝Key Driver；

4、軟件成功安裝后，先不運(yùn)行軟件，打開patch特別文件夾，將MentorKG.exe、MGLS.DLL和patch_dll.bat復(fù)制到安裝目錄下的win64文件夾中；默認(rèn)路徑【C:\modeltech64_2019.2\win64】

5、運(yùn)行patch_dll.bat，將生成的許可證另存為L(zhǎng)ICENSE.TXT，最好保存到軟件安裝目錄下；

6、接下來，創(chuàng)建系統(tǒng)環(huán)境變量：

變量名：LM_LICENSE_FILE

變量值：LICENSE.TXT的路徑。

7、至此，軟件成功激活，以上就是modelsim se 2019.2 64位特別版的詳細(xì)安裝教程，希望對(duì)用戶有幫助。

Modelsim特別版使用技巧

modelsim如何新建工程和創(chuàng)建文件？

啟動(dòng)modelsim，我的版本是6.5b，不同版本可能界面或者操作步驟不同，但是可以供大家拿來參考學(xué)習(xí)，你也可以到安裝目錄中進(jìn)行啟動(dòng)選擇。你會(huì)看到工具欄中有很多的選項(xiàng)供大家的選擇。

選擇左上角的file-project-new project（文件-工程-新建工程選擇），然后進(jìn)入相關(guān)的界面，你會(huì)看到要新建工程的界面。

在要新建工程的界面中輸入你新建工程的名稱以及保存的目錄，這個(gè)地方你要設(shè)置好，注意設(shè)置的目錄和工程名稱，方便你后面進(jìn)行尋找。

你新建工程完畢或，可以新建verilog文件（用于編寫工程代碼或者測(cè)試代碼），然后把這些文件加入到當(dāng)前的工程，選擇new-source-verilog，然后就新建了文件。

下面是我新建的兩個(gè)文件，主要用于測(cè)試與非門的功能，然后你可以進(jìn)行其他功能代碼的編輯，編輯好之后別忘了保存。

下面是我寫的簡(jiǎn)單的verilog代碼，用來給大家示意，后面會(huì)講如何進(jìn)行功能的仿真，查看波形。